“繼續(xù)向下推進(jìn)新的制程節(jié)點正變得越來越困難，我不知道它(摩爾定律)還能持續(xù)多久。” 在與IMEC首席執(zhí)行官Luc van den Hove的訪談中，戈登·摩爾如是說。
作為世界領(lǐng)先的獨立納米技術(shù)研究中心，5月24日~25日，在比利時布魯塞爾舉辦的2016ITF(IMEC全球科技論壇)上，IMEC再一次將對摩爾定律的討論定為一個重要主題。
不能否認(rèn)的是，摩爾定律正在逐漸走向極限。業(yè)界對于未來技術(shù)如何發(fā)展，早已有了“More Moore”(繼續(xù)推進(jìn)摩爾定律)和“More than Moore”(超越摩爾定律)的討論。隨著兩條路的同時推進(jìn)，聽一聽IMEC上各位大咖的論述，也許能讓撥開未來迷霧變得更簡單一些。
摩爾定律終將停止?
“如果在未來十年中，scaling(尺寸縮小)走到了盡頭，我也不會覺得意外?！备甑恰つ柋硎尽?/span>
摩爾定律在近50年來被奉為半導(dǎo)體業(yè)界的“金科玉律”。它是基于現(xiàn)實推測而出的一種法則，指的是在成本不變的情況下，集成電路上可容納的晶體管數(shù)目按照一定時間呈指數(shù)級增長。其中，幾乎所有成本的降低，都來自于對晶體管尺寸的縮小和對晶圓直徑的增加。
不過，近年來，隨著硅的工藝發(fā)展趨近于其物理瓶頸，越來越多的人指出摩爾定律的滯緩，甚至認(rèn)為該定律即將終結(jié)。
摩爾本人也一直在修訂著自己的說法。1965年第一次發(fā)布時，其預(yù)測是集成電路上的晶體管數(shù)量每一年翻一倍;到1975年，摩爾將其改為每2年翻一倍;到1997年，又改為每18個月翻一倍;到2002年，摩爾承認(rèn)尺寸縮小開始放緩;2003年，他又指出，摩爾定律還可以再繼續(xù)10年。
不過現(xiàn)實的情況是，成本問題將使該定律提前遭遇天花板。“在集成電路領(lǐng)域，scaling曾幫助我們不斷實現(xiàn)更小、更快、更便宜、能耗更低的目標(biāo)。但現(xiàn)在，scaling已不再像過去一樣，同時提供上述所有好處。”Luc van den Hove指出。
“從28納米向20納米過渡的時候，我們第一次遇到了晶體管成本上升的情況。而對于一個商業(yè)公司領(lǐng)導(dǎo)人來說，必須去做利潤的考量?！庇w凌首席執(zhí)行官Reinhard Ploss表示。
他指出，雖然從物理的角度來說，目前半導(dǎo)體制造技術(shù)還沒有走到極限，芯片的大小還可以進(jìn)一步縮小，但從商業(yè)的角度來說已經(jīng)遇到了極限。從技術(shù)節(jié)點的演進(jìn)來看，從90納米走到28納米，晶體管成本一直按照摩爾定律所說，不斷下降，直到20納米節(jié)點時出現(xiàn)第一次反轉(zhuǎn)。
由于EUV技術(shù)的延遲實現(xiàn)，原本期待于22納米節(jié)點就引入EUV技術(shù)的制造商們不得不采取備選方案，例如采取輔助的多重圖形曝光技術(shù)等，但這樣會增加掩膜工藝次數(shù)，導(dǎo)致芯片制造成本大幅度增加、工藝循環(huán)周期延長。目前，16納米工藝成本已經(jīng)很高，如果繼續(xù)采取浸潤式多重曝光微影制程技術(shù)，到10納米節(jié)點時，成本可能增加至1~1.5倍。
此外，隨著scaling的不斷推進(jìn)，工藝制程技術(shù)的發(fā)展在穿孔、光刻、隧穿、散熱等方面上都碰到了越來越多的技術(shù)瓶頸。要改進(jìn)光刻技術(shù)，還要解決散熱問題，同時工藝推進(jìn)所需要的精密生產(chǎn)設(shè)備投入也越來越高，這些都是阻礙半導(dǎo)體發(fā)展按照摩爾定律前進(jìn)的挑戰(zhàn)。
“呈指數(shù)級增長一直是半導(dǎo)體產(chǎn)業(yè)的特征，它還將繼續(xù)下去。但是增長率和前往下一個技術(shù)節(jié)點的節(jié)奏可能放緩，逐漸向全球GDP增長率看齊(2015年全球GDP增長率約為2%)?！盇SM公司首席技術(shù)官兼研發(fā)主管Ivo J. Raaijmakers表示。
如何繼續(xù)推進(jìn)摩爾定律?
“Scaling還會繼續(xù)，我不僅相信它將會繼續(xù)，而且我認(rèn)為它不得不繼續(xù)?！盠uc van den Hove強調(diào)說。他確信scaling還會持續(xù)幾十年，但摩爾定律將會有所改變，不再只涉及尺寸上的scaling。
Ivo J.Raaijmakers表示同意，他認(rèn)為“由于需求所致，產(chǎn)業(yè)界必將會找到一個方法來繼續(xù)scaling，但是它將會有所不同，不再完全依照過去傳統(tǒng)的摩爾定律和Dennard scaling(單位面積晶體管數(shù)不斷增加而功耗保持不變)?！?/span>
其實，業(yè)界并不需要特別擔(dān)心。Mentor Graphics總裁兼首席執(zhí)行官WALDEN C.RHINES表示，“即使摩爾定律命中注定會結(jié)束，但還有學(xué)習(xí)曲線(learning curve)的存在。”
而此前，scaling也曾多次遇到過技術(shù)門檻，但隨著各種技術(shù)手段的投入保證了摩爾定律的持續(xù)作用，例如90納米時的應(yīng)變硅、45納米時高k金屬柵等的新材料、22納米時的三柵極晶體管等。
Ivo J.Raaijmakers指出，想要繼續(xù)推進(jìn)技術(shù)發(fā)展，我們需要在“材料、制程、結(jié)構(gòu)”三個維度進(jìn)行創(chuàng)新?！癐DM和Foundry廠商主要通過改變流水線(Pipeline)架構(gòu)進(jìn)行結(jié)構(gòu)性創(chuàng)新，設(shè)備和材料供應(yīng)商主要進(jìn)行材料和工藝創(chuàng)新?！?/span>
2D的scaling確實會越來越難，從現(xiàn)有的制程技術(shù)節(jié)點向下一個節(jié)點推進(jìn)所需要的時間也將越來越長。而向下一個技術(shù)節(jié)點發(fā)展，可以采取一種全新的架構(gòu)設(shè)計。在設(shè)備技術(shù)方面，F(xiàn)inFET技術(shù)將過渡到水平納米線(Lateral Nanowire)，和垂直納米線(Vertical Nanowire)。以3D的方式構(gòu)建，將原有的硅片平面蝕刻技術(shù)轉(zhuǎn)變成多層蝕刻技術(shù)，再將這些蝕刻出的薄層硅進(jìn)行堆疊連接。
“我們需要更好的利用起來第三個空間維度。例如在構(gòu)建3D SRAM單元的時候，你可以疊加多個單元。FPGA也是一樣，你也可以構(gòu)建一個標(biāo)準(zhǔn)單元再進(jìn)行堆疊。”Luc van den Hove指出。
另一個可能的方法是異構(gòu)芯片堆疊，這樣其中的每個芯片都可以改善其負(fù)荷的工作量。結(jié)合硅穿孔技術(shù)和轉(zhuǎn)接板技術(shù)，你可以把處理器、存儲等芯片集成在一起?；诖抛孕碾娐废啾?/span>CMOS，可以用更少的組件創(chuàng)建集成。
“將晶體管堆疊與異構(gòu)集成相結(jié)合，可以繼續(xù)scaling，一直推進(jìn)到3nm制程節(jié)點?！盠uc van den Hove表示。
而在光刻技術(shù)方面，IMEC認(rèn)為，EUV是一個有成本效益的光刻解決方案。采用波長13.5nm的EUV被看好可用于所有關(guān)鍵層的微光刻，但一直以來業(yè)界還尚未解決EUV的批量生產(chǎn)問題。
“我們也許很快就可以看到EUV真正投入使用，不過也許需要運用相應(yīng)的平坦化技術(shù)?！?IMEC制程技術(shù)高級副總裁An Steegen表示。
格羅方德(GLOBALFOUNDRIES)首席技術(shù)官Gary Patton指出，EUV光刻技術(shù)可以減少30天的工藝循環(huán)周期時間，大概每層掩膜上可以比現(xiàn)有技術(shù)節(jié)約1.5天的時間，同時還可以保證更小的電子參數(shù)變量，實現(xiàn)更嚴(yán)格的制程管控。
Gary Patton則認(rèn)為，EUV在2018年和2019年時可能會有非常小范圍的使用，并將于2020年全面投入制造流程。
改變所用的金屬材料也是一個思路。“比如從鋁材料到銅材料到鈷材料，保證了向下一個技術(shù)節(jié)點前進(jìn)的可能性?！卑退狗蚬煞莨緢?zhí)行董事會副主席兼首席技術(shù)官Martin Rudermüller指出。在10納米以下的制程節(jié)點，鈷材料與銅材料相比具有更低的電阻率，添加了鈷材料的解決方案可以實現(xiàn)自下而上的用電化學(xué)沉積填補薄膜空隙。
后摩爾定律時代怎么辦?
“摩爾定律正在走向終點，需要從整個系統(tǒng)優(yōu)化的角度來考慮，從而克服現(xiàn)有的技術(shù)挑戰(zhàn)，實現(xiàn)進(jìn)一步的增值?！庇w凌首席執(zhí)行官Reinhard Ploss強調(diào)?！爱?dāng)制程節(jié)點走到商業(yè)極限的時候，我們就需要一個突破性創(chuàng)新來改變這個局面?！?/span>
他指出，如果僅僅只是強調(diào)制程技術(shù)的演進(jìn)，不僅需要大量的創(chuàng)新元素，還會導(dǎo)致研發(fā)經(jīng)費呈指數(shù)級迅猛增長。“半導(dǎo)體產(chǎn)業(yè)已經(jīng)從集成電路進(jìn)化到了集成系統(tǒng)，未來系統(tǒng)集成還將繼續(xù)推進(jìn)?！?/span>
逐漸改善設(shè)備帶來的效果已經(jīng)降到了最低，而系統(tǒng)級的優(yōu)化仍然有很大的潛力。例如在數(shù)據(jù)中心這一應(yīng)用領(lǐng)域，過去我們曾通過設(shè)備優(yōu)化，節(jié)省了2%的能耗;目前我們通過改善電源，節(jié)省了8%的能耗;未來則有可能通過對整個數(shù)據(jù)中心做優(yōu)化，節(jié)能25%的能耗。
除了目前使用的硅CMOS以外，新的技術(shù)和材料也存在著可能性，例如寬禁帶半導(dǎo)體材料及器件，都有著極大發(fā)展?jié)摿?，需求的增加和技術(shù)的進(jìn)步都將促進(jìn)它的到來?！耙隚aN(氮化鎵)可以顯著減少功耗并實現(xiàn)功率密度的飛躍，而SiC(碳化硅)和GaN都可以幫助實現(xiàn)高性能等?！盧einhard Ploss表示。
當(dāng)然，芯片業(yè)也在進(jìn)行創(chuàng)新思維，尋找一些全新的范式，例如量子計算和神經(jīng)形態(tài)計算等。在神經(jīng)計算方面，IMEC正在從硬件領(lǐng)域模仿大腦內(nèi)部的連接構(gòu)造，根據(jù)每一個神經(jīng)元都通過其突觸與其他10~15000個神經(jīng)元相連的原理，做出可縮小的全球神經(jīng)交流解決方案。
以新應(yīng)用需求驅(qū)動應(yīng)用領(lǐng)域變革也許是超越摩爾定律的一個戰(zhàn)略思路，例如自動駕駛、IoT、云數(shù)據(jù)中心都將是未來IC將出現(xiàn)爆發(fā)級增長的應(yīng)用領(lǐng)域。這些應(yīng)用領(lǐng)域需要不同的傳感器、低功耗處理器和高度集成的芯片。
“目前，電子組件已經(jīng)占據(jù)汽車生產(chǎn)成本的約30%，到2020年將可能達(dá)到約35%，到2030年將可能達(dá)到約50%?！眾W迪汽車電子和半導(dǎo)體技術(shù)中心主管兼漸進(jìn)式半導(dǎo)體計劃主管Berthold Hellenthal指出。這將需要不斷增加的軟件代碼行和不斷增長的車內(nèi)、車外、車輛間的數(shù)據(jù)流量。
IoT也將向著更加智能化的節(jié)點演進(jìn)。亞德諾半導(dǎo)體(Analog Devices)高級副總裁兼首席技術(shù)官Peter Real指出，這包括在節(jié)點將數(shù)據(jù)轉(zhuǎn)化為信息的智能傳感技術(shù)，未來還需要降低整體能耗、降低延遲、減少貸款和浪費，讓反應(yīng)性的物聯(lián)網(wǎng)成為預(yù)測性和實時的物聯(lián)網(wǎng)。
“IoT的演進(jìn)將是硬件和軟件的系統(tǒng)性綜合，而不是硬件對軟件。工業(yè)物聯(lián)網(wǎng)應(yīng)用目前面對著現(xiàn)實技術(shù)還不成熟的現(xiàn)實，芯片級傳感器(chip scale sensors)、能量采集、超低功耗技術(shù)、制程、封裝等都還存在著技術(shù)挑戰(zhàn)?！盤eter Real表示。
他認(rèn)為，很多應(yīng)用將需要在單一信號鏈中的不同節(jié)點上都擁有分析能力，但又有帶寬、延遲和能耗方面的限制;系統(tǒng)架構(gòu)將變得至關(guān)重要，要慎重地決定在什么位置放置存儲、處理器、算法和硬件加速器等;而根據(jù)工業(yè)、健康、汽車等應(yīng)用領(lǐng)域的不同，系統(tǒng)的架構(gòu)也會相當(dāng)不同。
精確醫(yī)療也將是一個未來半導(dǎo)體技術(shù)可以發(fā)揮作用的重要領(lǐng)域。“DNA測序已經(jīng)趕超了摩爾定律的速度，”Luc van den Hove指出。DNA測序是精確醫(yī)療的關(guān)鍵因素，但往往需要高達(dá)百萬元甚至千萬元級的成本費用。IMEC正在嘗試推進(jìn)這方面工作進(jìn)展，它已經(jīng)開發(fā)出一款集合了光子和電子的芯片，可以將DNA測序的成本降低一半。
