“我們需要更好的利用起來(lái)第三個(gè)空間維度。例如在構(gòu)建3D SRAM單元的時(shí)候，你可以疊加多個(gè)單元。FPGA也是一樣，你也可以構(gòu)建一個(gè)標(biāo)準(zhǔn)單元再進(jìn)行堆疊?！盠uc van den Hove指出。
另一個(gè)可能的方法是異構(gòu)芯片堆疊，這樣其中的每個(gè)芯片都可以改善其負(fù)荷的工作量。結(jié)合硅穿孔技術(shù)和轉(zhuǎn)接板技術(shù)，你可以把處理器、存儲(chǔ)等芯片集成在一起?；诖抛孕碾娐废啾?/span>CMOS，可以用更少的組件創(chuàng)建集成。
“將晶體管堆疊與異構(gòu)集成相結(jié)合，可以繼續(xù)scaling，一直推進(jìn)到3nm制程節(jié)點(diǎn)?！盠uc van den Hove表示。
而在光刻技術(shù)方面，IMEC認(rèn)為，EUV是一個(gè)有成本效益的光刻解決方案。采用波長(zhǎng)13.5nm的EUV被看好可用于所有關(guān)鍵層的微光刻，但一直以來(lái)業(yè)界還尚未解決EUV的批量生產(chǎn)問(wèn)題。
“我們也許很快就可以看到EUV真正投入使用，不過(guò)也許需要運(yùn)用相應(yīng)的平坦化技術(shù)?！?IMEC制程技術(shù)高級(jí)副總裁An Steegen表示。
格羅方德(GLOBALFOUNDRIES)首席技術(shù)官Gary Patton指出，EUV光刻技術(shù)可以減少30天的工藝循環(huán)周期時(shí)間，大概每層掩膜上可以比現(xiàn)有技術(shù)節(jié)約1.5天的時(shí)間，同時(shí)還可以保證更小的電子參數(shù)變量，實(shí)現(xiàn)更嚴(yán)格的制程管控。
Gary Patton則認(rèn)為，EUV在2018年和2019年時(shí)可能會(huì)有非常小范圍的使用，并將于2020年全面投入制造流程。
改變所用的金屬材料也是一個(gè)思路。“比如從鋁材料到銅材料到鈷材料，保證了向下一個(gè)技術(shù)節(jié)點(diǎn)前進(jìn)的可能性?！卑退狗蚬煞莨緢?zhí)行董事會(huì)副主席兼首席技術(shù)官M(fèi)artin Rudermüller指出。在10納米以下的制程節(jié)點(diǎn)，鈷材料與銅材料相比具有更低的電阻率，添加了鈷材料的解決方案可以實(shí)現(xiàn)自下而上的用電化學(xué)沉積填補(bǔ)薄膜空隙。
后摩爾定律時(shí)代怎么辦?
“摩爾定律正在走向終點(diǎn)，需要從整個(gè)系統(tǒng)優(yōu)化的角度來(lái)考慮，從而克服現(xiàn)有的技術(shù)挑戰(zhàn)，實(shí)現(xiàn)進(jìn)一步的增值?！庇w凌首席執(zhí)行官Reinhard Ploss強(qiáng)調(diào)?！爱?dāng)制程節(jié)點(diǎn)走到商業(yè)極限的時(shí)候，我們就需要一個(gè)突破性創(chuàng)新來(lái)改變這個(gè)局面?！?/span>
他指出，如果僅僅只是強(qiáng)調(diào)制程技術(shù)的演進(jìn)，不僅需要大量的創(chuàng)新元素，還會(huì)導(dǎo)致研發(fā)經(jīng)費(fèi)呈指數(shù)級(jí)迅猛增長(zhǎng)。“半導(dǎo)體產(chǎn)業(yè)已經(jīng)從集成電路進(jìn)化到了集成系統(tǒng)，未來(lái)系統(tǒng)集成還將繼續(xù)推進(jìn)。”
